[vivado] 테스트 벤치 예제 (가장 간단한 예제)

가장 간단한 예제

 

half_adder.v

0.00MB

half_adder_test.v

0.00MB

[Verilog ] HDL code to realize all the logic gates

 

 

https://studentboxoffice.in/jntuh/notes/ic-applications-and-hdl-simulation-lab/hdl-code-to-realize-all-the-logic-gates/306

 

half_adder 이라는 뼈대를 이용하여

내용만 수정하였습니다.